Massiv parallele Prozessorarchitekturen bilden eine spezielle Form von hochgradig skalierbaren parallelen Recheneinheiten mit lokalem Speicher. Die Grid-of-Processing-Cell (GPC) Architektur wurde auf Basis von abstrakten Prozessorzellen 2022 von Prof. Rainer Dömer (University of California Irvine ) eingeführt. Diese Architektur wurde von ihm zunächst auf Basis von abstrakten Simulationen der Hardware und Software hinsichtlich Skalierbarkeit und Performanz für mehrerer Anwendungen untersucht.
Eine Projektgruppe der Fachgruppe „Schaltungstechnik“ konnte 2023 die GPC-Architektur erstmals auf Basis von RISC-V-Prozessoren als FPGA-Prototypen erfolgreich implementieren. Um die gemeinsamen Forschungsarbeiten zusammenzuführen, verbrachte Dömer ab 2024 zwei Forschungssemester am Heinz Nixdorf Institut in Paderborn. In diesem Rahmen entstand mit der Fachgruppe eine hochgradig skalierbare Hardware/Software-Entwicklungsumgebung auf Basis von SystemC und Chipyard, um RISC-V-basierte GPC-Architekturen angefangen von ersten C++-Implementierungen über SystemVerilog-Modelle in FPGA-Prototypen und in Chips zu überführen. Teile der Entwicklungsumgebung wurden zur Simulationsbeschleunigung auch erfolgreich auf das Noctua2-Cluster des Paderborn Center of Parallel Computing (PC2) migriert.
Mittlerweile kann die Fachgruppe „Schaltungstechnik“ seit 2023 auf eine sehr erfolgreiche Kooperation mit der UC Irvine und dem PC2 zurückblicken, mit mehreren Publikationen auf nationalen und internationalen Konferenzen.
