Veranstaltungs-Nr.: L.048.28503/L.048.98503

Veranstaltungstyp: Projektgruppe

Leistungspunkte: 9+9

Zeitmodus: SS+WS

Zeit und Ort: wird in PANDA bekannt gegeben

Kurzbeschreibung

Entwurf, Simulation und Synthese eines digitalen RISC-V-Prozessorsystems.

Inhalt

Die Projektgruppe führt in den praktischen RISC-V-basierten Prozessorentwurf mit der Hardwarekonfigurationssprache Chisel ein. Nach Einführung in Chisel werden einfache Digitalschaltungen mit Chisel entworfen, Verilog-Code generiert und mit dem RTL-Simulator Verilator simuliert. Danach werden auf Basis der RocketChip-Architektur ein RISC-V-Prozessorsystem erweitert, simuliert und für einen FPGA synthetisiert.

Aufgaben

• Einführung in die Hardwarekonfigurationssprache Chisel
• Generierung von Verilog mit dem RocketChip-Generator
• Schaltungsentwurf und -simulation einer digitalen Komponente in Chisel
• Erweiterung, Simulation und FPGA-Synthese einer RISC-V-basierten Prozessorarchitektur

Organisation

Phase 1 (SS): Einführung in Chisel und Chipyard mit einfachen Beispielen (Entwurf, Simulation und Präsentation)

Phase 2 (WS): Erweiterung eines existierenden Mikroprozessorsystems (Entwurf, Simulation, Synthese und Präsentation)

Voraussetzungen

• Vorlesung „Rechnerarchitektur“
• Grundkenntnisse in VHDL oder Verilog
• Grundkenntnisse FPGA-Synthese
• Grundkenntnisse make, Shellskripte, Python

Lehrende

M.Sc. Kai Arne Hannemann, M.Sc. Lars Luchterhandt, Prof. Wolfgang Müller

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