Fortgeschrittener VLSI-Entwurf
Veranstaltungs-Nr.
L.048.92043
Veranstaltungstyp
Vorlesung V2, Übung Ü2 (Vortragssprache Englisch)
Leistungspunkte
6
Zeitmodus
Sommersemester
Zeit und Ort
Informationen zum Veranstaltungsort und –zeit entnehmen Sie bitte PAUL
Kurzbeschreibung
Der Entwurf digitaler Chips besteht in der heutigen Praxis aus der kombinierten Anwendung verschiedener Sprachen, Methoden und Werkzeuge zur Modellierung, Simulation und Synthese elektronischer Schaltungen. Entlang des modernen abstraktionsebenbasierten Entwurfsflusses digitaler Systeme (Elektronische System Ebene bis hin zum Chiplayout) vermittelt die Veranstaltung grundlegendes Wissen der wesentlichen Beschreibungssprachen und ihrer Anwendung in Modellierung, Simulation, Analyse und Synthese. Dies umfasst Grundprinzipien und Anwendung der IEEE Standard-System/Hardwarebeschreibungssprachen SystemVerilog, SystemC, Verilog und VHDL in Verbindung mit zusätzlichen Formaten wie z.B. SDF und UPF zur Annotation des Zeit- und Leistungsverhaltens. In der Anwendung werden die wesentlichen Prinzipien von Testumgebungen zur Simulation, der Zeit- und Leistungsanalyse, der Logiksynthese und des physikalischen Entwurfs digitaler Schaltungen. Die Übungen begleiten die Veranstaltung unter Verwendung kommerzieller Werkzeuge von Mentor Graphics, Synopsys und Cadence Design Systems.
Inhalte
- VLSI-Design Flow
- Electronic System Level Design
- Simulation Principles (SystemC, VHDL, SystemVerilog)
- Functional Verification & Testbenches
- Timing and Power Annotations
- RTL Modeling
- Static Timing Analysis
- Logic Synthesis
- Physical Design
- Floor Planing
- Power Network
- Clock Tree Synthesis
- Placement & Routing
- Sign-Off
