RISC-V

Reduced Instruction Set Computer-V

Die quelloffene Befehlsatzarchitektur RISC-V erfreut sich seit einiger Zeit einer weltweiten Akzeptanz in Industrie und Forschung und bildet daher eine erstzunehmende Alternative zu kommerziellen Lösungen. So befinden sich mittlerweile nicht nur mehrere Varianten synthetisierbarer Hardwaremodelle,  sondern auch die zugehörigen Entwicklungswerkzeuge in einer Entwicklungsreife, die sich auch für den industriellen Einsatz eignet.

RISC-V steht für die neueste Version einer Serie von RISC-basierten (Reduced Instruction Set Computer) Prozessoren. RISC-V wurde 2010 als quelloffene und frei verfügbare Befehlssatzarchitektur (engl.: Instruction Set Architecture – ISA) von der University of California, Berkeley, USA, initiiert und seitdem von einer wachsenden Gemeinde von Universitäten und Industrieunternehmen weiterentwickelt. Die quelloffene freie Verfügbarkeit bezieht sich nicht nur auf die Dokumentation des Befehlssatzes, sondern auch auf eine mittlerweile breite Palette von  Hardwareprozessoren und Entwicklungswerkzeugen. Quelloffene Compiler sind für die GNU- und die LLVM-basierte Werkzeugkette verfügbar und verschiedene Varianten von RISC-V-Hardwaremodellen wie z.B. PULPino (ETH Zürich/Universität Bologna) und Rocket (UC Berkeley) konnten ihre Synthetisierbarkeit in der Chipfertigung unter Verwendung diverser CMOS-Prozesstechnologien unter Beweis stellen. Ferner eignen sich die aktuellen kostengünstigen kommerziellen Aduino-kompatible Entwicklungsboards von SiFive ideal zum Einsatz in der Ausbildung und Lehre. In diesem Sinne hat sich RISC-V mittlerweile zu einer ernstzunehmenden Konkurrenz für lizenzgebundene MIPS-basierte Prozessorarchitekturen in der Industrie entwickelt.

Die Fachgruppe Schaltungstechnik ist seit einiger Zeit in Kooperation mit SiFive der Co-Maintainer der RISC-V-Implementierung innerhalb des QEMU CPU-Emulators. QEMU ist ein quelloffener CPU-Emulator, der eine Vielzahl von Befehlssatzarchitekturen zur Ausführung von kompilierter Software unterstützt. Die Fachgruppe kann auf umfangreiche Erfahrungen auf diesem Gebiet zurückgreifen, da sie in den letzten Jahren als registrierter Maintainer bereits den kompletten TriCore™-Befehlssatz in Kooperation mit der Infineon Technologies AG entwickelte und veröffentlichte. Die momentanen Aktivitäten konzentrieren sich auf die Implementierung des RISC-V-Befehlssatzes in verschiedenen Varianten in QEMU zur Erstellung von virtuellen Prototypen und die Entwicklung von Chips für RISC-V-basierte IoT-Knoten (IoT – Internet of Things), was durch das Bundesministerium für Bildung und Forschung (BMBF) durch Projekte gefördert wird: COMPACT und SAFE4I.

Abgeschlossene Arbeiten der Fachgruppe umfassen in dem Bereich die Definition und Implementierung der Bit-Manipulation-Instruktionen (BMI) für den RISC-V-Prozessor entwickelt. Aktuelle und zukünftige Arbeiten befassen sich mit der Entwicklung von konfigurierbaren RISC-V-Plattformen für QEMU und der Entwicklung/Fertigung von RISC-V-basieren niedrig-energie und fehlertoleranten Varianten des RISC-V mit 65nm-TSMC- und Nearthreshold-Fertigungstechnologien.